1. netlist网表文件，verilog文件格式，记录了芯片里各个instance的逻辑连接关系。 [出自:jiwo.org]

2. Lib，liberty timing file，记录了cell的timing信息及一定power信息。有的时候也可以用不可读的.db文件代替。

3. Lef，library exchange format，记录了cell的形状、大小、出pin的信息、blockage的信息。让更高层级来使用。

4. Tf，tech file，或tlef，tech lef，记录了工艺参数信息。Synopsys用的tf，cadence用tlef。另外tlef包含的信息可以很广，一些微小的设定也可能会在tlef里写。

5. Sdc，Synopsys design constraints，时序约束文件，比如定义clock、input delay就在这个文件里。

6. Upf，unified power file，power相关的文件，定义不同power domain，指定power net，指定level shifter、iso、header cell等power相关的cell等。

7. Def，design exchange format，可以记录整个design物理信息。

8. GDS，版图信息文件，现在也有.oas文件格式。

9. Spi，spice model文件，记录逻辑连接关系。和netlist目的很像，使用场合不一样。

10. Itf/nxtgrd/tlu+，抽取寄生参数所用的工艺文件，例如层间相对介电常数、电阻率这种参数。

11. SPEF，记录net上rc信息

12. SDF，由SPEF计算得到的net上delay信息

13. VCD、FSDB电压波形文件。

14. 好像IR还需要用AVM、APL之类的文件，我了解不多。

还有很多限制性的文件，比如PV的deck、IR用的Totem、各种rule file等。还有一类是mapping file。以及很多已经淘汰的文件类型我就没列了。感觉后端用到的文件的种类并不多，但内容实在是深不可测，以后还要多加学习。今天水了一篇文章哈哈。

这是我的第26篇文章，微信公众号：伟酱的芯片后端之路。